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IDT / ICS LVDS CLOCK GENERATOR
9
ICS844021BGI-01 REV. A NOVEMBER 6, 2012
ICS844021I-01
FEMTOCLOCKS CRYSTAL-TO-LVDS CLOCK GENERATOR
SCHEMATIC LAYOUT
Figure 5 shows an example of ICS844021I-01 application
schematic. In this example, the device is operated at V
DD
= 3.3V.
The decoupling capacitor should be located as close as
possible to the power pin. The 18pF parallel resonant 25MHz
crystal is used. The C1 = 33pF and C2 = 27pF are recommended
U1
ICS844021I-01
1
2
3
4
8
7
6
5
VDDA
GND
XTAL_OUT
XTAL_IN
VDD
Q0
nQ0
OE
C1
33pF
1 8 p F
nQ
+
-
VDD
Zo = 50 Ohm
X1
25 MHz
R2
100
C4
10u
OE
Zo = 50 Ohm
RU2
Not Install
VDD
RD1
Not Install
To Logic
Input
pins
RU1
1K
R1
10
C3
0.1u
Set Logic
Input to
'1'
Logic Input Pin Examples
Q
C5
0.01u
To Logic
Input
pins
C2
27pF
Set Logic
Input to
'0'
RD2
1K
VDDA
VDD
for frequency accuracy. For different board layout, the C1 and
C2 may be slightly adjusted for optimizing frequency accuracy.
For the LVDS output drivers, place a 100
Ω resistor as close to
the receiver as possible.
FIGURE 5. ICS844021I-01 SCHEMATIC LAYOUT
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